Design of a 500-MS/s stochastic signal detection circuit using a non-linearity reduction technique in a 65-nm CMOS process

Ham, Hyunju; Matsuoka, Toshimasa; Wang, Jun; Taniguchi, Kenji

doi:https://doi.org/10.1587/elex.8.353

Design of a 500-MS/s stochastic signal detection circuit using a non-linearity reduction technique in a 65-nm CMOS process

Ham, Hyunju; Matsuoka, Toshimasa; Wang, Jun et al.

IEICE Electronics Express, 2011, 8(6), 353-359

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IEICE Electronics Express8_6_353	pdf	なし	599 KB	207	2015.05.28

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タイトル	Design of a 500-MS/s stochastic signal detection circuit using a non-linearity reduction technique in a 65-nm CMOS process
著者	著者名 Ham, Hyunju
	NRID 1000080324820 1000080324820 ORCID 0000-0003-3876-2679 0000-0003-3876-2679 researchmap permalink read0068628 read0068628 Scopus Author ID 7402741552 7402741552 著者名 Matsuoka, Toshimasa
	NRID 1000030543532 1000030543532 著者名 Wang, Jun
	NRID 1000020192180 1000020192180 著者名 Taniguchi, Kenji
キーワード等	signal detection
	comparator
	mismatch
	CMOS
抄録	A stochastic signal detection circuit that uses a non-linearity reduction technique is designed using a 65-nm CMOS process. The fabricated chip demonstrates the feasibility of stochastic signal detection at 500MS/s.
出版者	電子情報通信学会
	The Institute of Electronics, Information and Communication Engineers
	デンシ　ジョウホウ　ツウシン　ガッカイ
収録物名	IEICE Electronics Express
巻(号)	8(6)
ページ	353-359
刊行年月	2011-03
言語	英語
ハンドルURL	https://hdl.handle.net/11094/51716
eISSN	13492543
関連情報 (isIdenticalTo)	DOI (出版社版) https://doi.org/10.1587/elex.8.353
アクセス権	open access
権利情報	copyright©2011 IEICE
出版タイプ	Version of Record
カテゴリ	学術雑誌論文 Journal Article

資源タイプ	学術雑誌論文
ローカル資源タイプ	学術雑誌論文
DCMI資源タイプ	text
DCTERMS.bibliographicCitation	IEICE Electronics Express. 2011, 8(6), p. 353-359
DC.title	Design of a 500-MS/s stochastic signal detection circuit using a non-linearity reduction technique in a 65-nm CMOS process
DC.creator	Ham, Hyunju
	Matsuoka, Toshimasa
	Wang, Jun
	Taniguchi, Kenji
DC.publisher	電子情報通信学会
	The Institute of Electronics, Information and Communication Engineers
	デンシ　ジョウホウ　ツウシン　ガッカイ
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DC.rights	copyright©2011 IEICE
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citation_public_url	https://hdl.handle.net/11094/51716

Design of a 500-MS/s stochastic signal detection circuit using a non-linearity reduction technique in a 65-nm CMOS process

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